サムスン、「3段階 HBM ロードマップ」策定：真の3D ZHBM へ、DRAMを直接計算チップ上に積層

最近、Hot Chipsテクノロジーカンファレンスにて、SamsungのDRAM設計チームのSangwook Han氏が講演を行い、Samsung HBM進化の3段階ロードマップを正式に公開しました。このロードマップの最終到達点は、「zHBM」と呼ばれる全く新しいアーキテクチャです。これは、DRAMをGPUやTPUなどの計算チップ上に直接垂直積層し、2.5Dインターポーザー（中間層）を完全に排除するというものです。

wccftechが8月23日に報じたところによると、Samsungは、標準のHBM4Eと比較して、zHBMソリューションによって70%の消費電力削減、230%のDRAM帯域幅向上、各DRAMモジュールで100Wの消費電力節減、さらにGPUに8.3%の追加パワースペースを提供できるとしています。

HBMとは？ そのボトルネックは何か

HBM（High Bandwidth Memory／高帯域幅メモリ）は、現在AIトレーニングや推論システムにおいて最も重要なストレージコンポーネントの一つです。HBMは2種類のチップで構成されています：

• C-die（コアチップ）：DRAMストレージセルを含み、最大16層まで垂直に積層可能

• B-die（ベースチップ/Base Die）：全スタック構造の最下部に位置し、各種DRAMコントロール機能を処理し、PHY（物理インタフェース層）を通じてGPU等の計算チップと通信

両者はTSV（Through-Silicon Via、シリコン貫通電極）で接続されています。これは、チップを貫く垂直導電チャネルです。

Wccftechによれば、現時点でHBM4の各スタックの帯域幅はすでに3TB/sを超え、HBM4Eはさらに4TB/sの範囲まで進み、HBM5はHBM4を基に帯域幅を2倍、かつ容量は60GB以上となります。

しかし、帯域幅の継続的な拡張は二つの物理的制約に直面しています：TSV数と間隔の物理的限界、そしてBase Die内部のPHYインタフェースにおけるI/O数と速度上限です。同時に、B-dieと計算チップ（xPU SoC）間のプロセス世代差距離も世代ごとに縮まっており、これは課題であると同時に、Samsungのロードマップにとって打開策ともなっています。

第一段階：計算チップの「スペース確保」

Samsungのロードマップの第一段階の核心目標は、xPU（計算チップ）から「シリコン面積を奪い返す」ことです。

SamsungはすでにD1cと4nmロジックプロセスをHBM4のBase Die（B-die）に適用しており、主な目的は消費電力の低減と有効面積の縮小です。これはDRAMと先端ロジックプロセスの本格的な融合の始まりとなります。

具体的な施策は以下の通りです：

• 従来のHBM PHYをD2Dインターフェイスに置き換え、チャネル長を短縮してエネルギー効率を改善、かつXPUに貴重なシリコンスペースを解放

• メモリコントローラーをXPUからcHBMのB-dieにオフロードし、XPUの面積を5%から10%解放、これにより10%から20%の性能向上が見込める

• SRAMをベースとした細粒度修復ソリューション（Near-MC SRAM-Based Cell Repair）を導入し、B-dieの遊休スペースにSRAM修復リソースを配置

面積縮小に伴う副作用としてホットスポットの問題があるため、SamsungはHeat Path Block（HPB）技術を導入しています。これはcHBM4の上に構築され、ピーク温度を35%以上低下させ、PHY領域の50%をカバーします。

第二段階：B-dieに計算能力が「生える」

第二段階の重点は「スペース確保」から「機能強化」へと移行し、Samsungはこれを機能拡張フェーズと定義しています。

メモリ容量の拡張。 AI大規模モデルのコンテキストウィンドウ（context window）が急激に拡大するなか、KVキャッシュ（Key-Value Cache、推論時の中間状態格納エリア）の需要も指数関数的に増加しています。SamsungはBase Dieの遊休シリコン面積にメモリ拡張コントローラーとPHYを集積し、外部LPDDRやHBMなどでシステムの利用可能メモリ容量を拡張します。

プロセッシングエレメント（PE）の集積。 SamsungはさらにBase Die上に一部の計算プロセッシングエレメント（Processing Elements）を統合することを提案しており、本来xPUで処理すべき一部計算をメモリ側にオフロードすることで、D2D帯域幅ニーズを減らし、消費電力と熱負荷を削減します。この形態はAHBM（Advanced HBM／アドバンストHBM）と呼ばれています。

信頼性とテスト能力の強化。 第二段階はまた、Base Dieに先進的なRAS（Reliability, Availability, Serviceability／信頼性・可用性・保守性）センサーおよびリアルタイムテレメトリー機能、オンチップ自己テスト（ATIP）機能を実装し、歩留まりとテストカバレッジを向上させます。

第三段階：zHBM―中間層を排除し、DRAMが計算チップ上に直接載る

第三段階はロードマップの最終形態：zHBMです。

現在主流のAIシステムは2.5Dパッケージアーキテクチャを採用しており、GPUとHBMは同じインターポーザー（中間層）上に並列配置され、横方向の相互接続でデータをやりとりしています。zHBMのアイデアは、これを「垂直化」——DRAMスタックを直接xPUチップ上に積層し、真の3D垂直統合を実現することです。

SamsungによるzHBMの主な特徴は以下の通りです：

• 分散型I/O：HBMスタック内のデータ転送距離を最小化

• 3D構造：従来の2Dインターフェースを排除し、システム効率を大幅に向上

• I/O消費電力ターゲットは約0.5 pJ/bit：SerDesなど不要なモジュールを除去して実現

• 帯域幅2.3倍超、システムの熱余裕は100Wに達する

Samsungのデモ構成は、4スタックのzHBMを1つのXPU上に積層しています。

この目標実現のため、SamsungはWoW（Wafer on Wafer）とHCB（Hybrid Cube Bonding）の2つの重要なパッケージ技術を開発しており、超高I/O密度を実現、最終的には統合されたSoC-DRAM協働設計体系を築こうとしています。

ロードマップの根底にあるコアロジック

Samsung今回の講演のメインストーリーは、HBMのBase Dieを「受動的なデータ中継点」から「能動的な計算能力を持つインテリジェントパートナー」へと再定義した点にあります。

3段階の進化ロジックは明快です。まずプロセス進化で面積を圧縮し、xPUの領域を解放（第1段階）、解放したスペースでさらに機能を集積し、容量や計算力を拡張（第2段階）、最終的に3D垂直統合でシステムアーキテクチャを抜本的に再構築し、消費電力・帯域幅・熱管理の3面で同時ブレークスルーを果たします（第3段階）。

Samsungは講演のまとめとして、「先端パッケージ技術と統一SoC-DRAM協働設計を掌握することで、AIシステムを制約する消費電力・面積・容量のボトルネックを打破し、今後数年にわたってより高効率・高性能・高いスケーラビリティへの道を切り拓きます」と述べています。